日立製作所中央研究所（所長：西野　壽一）は、このたび、携帯電話や携帯情報端末のメモリとして使用されるSRAM（Static Random Access Memory）において、世界最小の待機時電流（メモリセル当たり16.7フェムトアンペア、フェムトは１千兆分の１)の達成とともに、宇宙線中性子によるソフトエラー^*１）率を200分の１に低減する回路技術の開発に成功しました。開発技術は、SRAM待機時の消費電力を大幅に低減するとともに、素子の微細化によって問題となっている宇宙線中性子によるソフトエラーを解決する回路技術です。

　携帯電話や携帯情報端末のメモリには、現在、消費電力が小さいという特徴からSRAMが使われています。しかし、SRAMのメモリ容量を増大するために素子の微細化を進めていく過程で、様々な課題が現れてきました。ひとつは、素子を構成する"ゲート絶縁膜"が数ナノメートル（10のマイナス９乗メートル）以下の極薄膜となるために、リーク電流（ゲートからシリコン基板へのトンネル電流）が急増し、SRAMが動作をしていないとき、つまり待機時の消費電力が大きくなることです。もうひとつは、これまで地上では問題とならなかった"宇宙線中性子によるソフトエラー現象"が顕在化することです。実はDRAM(Dynamic Random Access Memory)では、 過去にα線によるソフトエラー^*２）が問題になった時期があります。しかし、これと宇宙線中性子によるソフトエラーの問題とはメカニズムが異なるため、従来のエラー訂正技術では対応することができませんでした。これらの課題は、素子の設計ルールが、すでに着手されている130ナノメートル以降になると深刻化することが予想されており、これらを回避する新技術の開発が急務でした。

　このような背景から、当社では、SRAM素子の微細化に伴う課題を解決する二つの新回路技術を開発しました。技術の詳細は次の通りです。

(１)	ゲートリーク電流を低減する"電界緩和回路技術"：ゲートリーク電流は、電界の強い部分で発生します。そこで、メモリセル（メモリの最小単位）が持つ信号線(ワード線、ビット線)および電源線(電源線、接地線)の合計４本の線について、それぞれに異なる電源電圧を印加できるようにし、最適な電圧の印加によって、電界を緩和する回路技術を開発しました。この技術は、トンネルリーク電流を低減する世界初の回路技術です。
(２)	宇宙線中性子ソフトエラーを高精度で訂正する"交互エラー訂正回路技術"：日立生産技術研究所（所長：宮内　克己）は、宇宙線中性子が半導体に及ぼす影響を解析し、同時に破壊されるメモリセルの位置に特異的なパターンがあることを解明しました。そこで、このパターン性を利用して、同時に破壊されやすいメモリセルに別のアドレスを割り当てることにより、破壊されたメモリセルのエラー訂正を精度良く行う回路技術を開発しました。

これらの回路技術を用い、130ナノメートルのCMOSプロセスで16メガビットSRAMを試作したところ、ゲートリーク電流を90％低減するとともに、宇宙線中性子によるソフトエラー率を200分の１に低減することができました。今回得られたセル当たりの待機時電流16.7フェムトアンペアは、世界最小の値です。 　本技術は単体のSRAMメモリだけでなく、システムＬＳＩに搭載されるキャッシュメモリ（オンチップメモリ）にも適用可能な技術であり、130ナノメートル以降のプロセス世代で、必須の回路技術と言えます。 　なお本内容は、２月９日から米国サンフランシスコで開催されている「国際固体素子回路会議(ISSCC：International Solid-State Circuits Conference)」で発表する予定です。

■注釈
(１)	宇宙線中性子ソフトエラー：宇宙線中性子がシリコン中に入射されると電荷が発生し、この電荷が記憶ノードに収集されて、データが反転する現象。
(２)	α線ソフトエラー：放射性不純物が出すヘリウムの原子核（He）の流れであるα線が、シリコン中に入射されると電荷が発生し、この電荷が記憶ノードに収集されて、データが反転する現象。従来の半導体メモリでは、ソフトエラーのほとんどがα線によって生じていた。