日立製作所中央研究所（所長：西野　壽一）は、このたび、LSIの設計者が既設計の論理回路モジュール（IP：Intellectual Property）を容易に利用できる新概念の回路設計技術、超小型I/O(入出力インタフェース)を開発致しました。この技術を用いることで、電源電圧や製造プロセスの異なる回路を、搭載回路の部分的な電源遮断を実現しつつ一つのシステムLSIに容易に集積することが可能となりました。これはIPの再利用を前提とした設計工数最小化と低消費電力を実現できる技術として今後期待されます。

システムLSIの設計は、プロセスの微細化とともに世代を追う毎に複雑になっていく傾向にありますが、これに加えて、常に顧客ニーズに応じた多様化・専用化への対応が求められています。また、近年、急速に応用が拡大している、携帯電話やPDA等のモバイル機器に用いられるシステムLSIでは、低電圧化や不使用時の電源遮断などの低電力化へのアプローチが回路設計に必須となっています。

　このように複雑化、多様化するシステムＬＳＩの設計環境に対応するため、当社中央研究所は、設計者が容易にＩＰを再利用できる新概念の設計技術、超小型I/Oを開発しました。これは、IP同士の接続に必要なインターフェース部を"インターフェースIP"として独立させる設計技術です。送信側IPからの信号入力回路と、受信側IPへ信号を出力する出力回路から構成され、各々数種類を用意し、最適なものを組み合わせて利用します。超小型Ｉ/Ｏの特徴は次の通りです。
（１）信号振幅電圧変換機能
　動作電圧が異なるIPを接続するために、入力側IPの信号振幅を出力側IPの信号振幅にレベル変換する機能。多様の動作電圧の組み合わせに対応するため、最大で入力振幅0.75Vから出力振幅3.6Vまでのワイドレンジな電圧差も高速で変換することが可能です。この効果により、システムLSIに0.75Vで動作する回路を集積することが可能となります。従来1.5Vで動作していた回路を0.75Vの超低電圧で動作させれば、動作時の消費電力は１/４に大幅に低減されます。
（２）IP電源遮断制御機能
　システムＬＳＩの非動作時にIPの電源遮断を実施することで待機時消費電力を大幅に低減することが可能です。しかし、単純な電源遮断は、電源遮断されたIPからの出力値が保証されないという問題が生じます。そこで、電源遮断中に送信先IPへ誤信号が伝わるのを防ぐ制御機能を設けることによって、電源遮断を簡単に導入できるようにしました。
（３） 階層化設計コンセプト
　超小型Ｉ/Ｏに、設計の階層化に対応して階層化された部品を組み合わせるだけで、IPの再利用が容易に実現できます。このため、設計者は従来数週間必要とされていたインターフェース回路の再設計から開放されますので、僅か数日（約１/１０の工数）でIPを再利用したシステムLSIを組上げることも可能です^１）。

　本技術を用いることで、低電力システムＬＳＩを短期間で設計することが可能となりました。IP間を接続するためのインターフェース回路をその都度新たに設計する手間が削減され、IP再利用による開発期間を約１/１０に短縮化することが可能です。さらに、システムLSIの動作電圧の低電圧化と非動作時のIP電源遮断も可能となるため、動作時消費電力を１/４、待機時消費電力を大幅に削減することが達成できます。
　なお本技術は、2002年6月13日から米国ハワイで開催された電子デバイスに関する国際会議「The 2002 Symposium on VLSI Circuits」にて発表されました。

【脚注】
この技術は、SoC*のみならず、SiP**用システムLSIにも、PCB***用システムLSIにも、すべてに適用できます。たとえば、SiP用LSIには、超小型Ｉ/ＯにSiP内の負荷を駆動するのに最適な小型バッファを組み合わせ、また、PCB用LSIには、超小型Ｉ/Ｏに大型のバッファを組み合わせるだけで実現できます。
*SoC: System on Chip　　　**SiP：System in Package　　　***PCB: Printed Circuit Board

以上