研究者山岡 雅直

経歴

1998年入社
半導体の回路設計に従事
2010年よりIBM/TJ Watson Research CenterにてIBM/日立共同開発プロジェクトに従事
2012年、研究開発グループに復帰。組み合わせ最適化問題を処理するCMOSアニーリング技術の研究開発を牽引
2016年より北海道大学電子科学研究所客員教授
博士(情報学)

IEEE

日本OR学会

Symposium on VLSI Circuit / Technical Program Committee member

IPA/未踏ターゲット事業テクニカルアドバイザー

担当業務（得意）領域

• 新概念コンピューティング
• 半導体回路設計

これまでの主な実績

• 携帯電話向けモバイルプロセッサーの開発
• 車載情報システム向けプロセッサーの開発
• 組み合わせ最適化問題向けCMOSアニーリング技術の開発

講演実績やメディア掲載実績

• “Next Frontier across ML: Combinatorial Solution Engine with Multivariate Index for Wide-range Applications from Financial Portfolio to Work-shift Scheduling”, AI EXPO 2022, Aug. 17, 2022
• ” Domain-specific In-memory Computing Architecture: CMOS Annealing Machine to Solve Combinatorial Optimization problems”, 2021 International Symposium on VLSI Technology, Systems and Applications (VLSI-TSA), Apr.19-22, 2021
• "A 20k-spin Ising chip to solve combinatorial optimization problems with CMOS annealing ," IEEE Journal of Solid-State Circuits, 303 - 309, 09 December 2015.
• "20k-spin Ising chip for combinational optimization problem with CMOS annealing," IEEE International Solid-State Circuits Conference (ISSCC 2015), February 2015.
• 異分野同士の協力で、CMOSアニーリングマシンを開発
• 組み合わせ最適化の可能性を実務で生かす