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平成12年7月27日 |
システムLSIプラットフォーム「SOCplanner」による ソリューション強化 - ユーザシステムを早く、簡単に、確実に実現 - |
日立製作所 半導体グループ(グループ長&CEO 石橋 正)は、このたび、システムLSIプラットフォ ーム「SOCplanner(エス・オー・シー・プランナー)」によるトータルソリューションを強化します。 「SOCplanner」は、設計・開発の合理化、EDAツールの強化、再利用可能なコアやIPの提供、さらに 最新のハードウェア技術、ミドルウェアを含む統合的な設計基盤であり、システムLSIおよびユーザシ ステムの開発期間短縮と新製品の早期市場投入を実現します。 近年、マルチメディア、モバイル、デジタル家電を始めとした高成長分野では、高機能化、小型化 に加え、利便性を強調した様々な製品が要求されています。このためユーザは、システム・オン・ チップ(SoC)化による多様な製品開発と開発サイクルの大幅な短縮を目指していますが、LSIの大規模 化・複雑化にともなう設計期間の長期化に対応することが重要な課題となっています。 このような中、当社は、短期間で確実なLSI設計及びユーザのシステム開発まで含めたSoCソリュ ーションを提供できる統合的なプラットフォーム「SOCplanner」を開発しました。「SOCplanner」 は以下に示す(1)システム開発環境、(2)LSI設計環境、(3)シリコンテクノロジ、及び(4)これらに共 通のCPUコア、IP、OS、ミドルウェア群で構成しています。 (1) システム開発環境 ユーザがシステムを開発するための一連の開発環境です。これまで同じCPUコアであってもマイコ ンとASICなどで異なっていた開発環境を統一し、高性能なソフト開発ツール、Co-Verification 環境(ハードウェアとソフトウェアの協調検証)、コア共通のエミュレータ(オンチップデバッガ) を提供します。 (2) LSI設計環境 「One Pass 設計手法」に基づいたシステムLSI設計環境で、設計上流での検証効果を高め、さら にRTLフロアプラン(注1)、等価検証(注2)、静的タイミング検証(注3)、タイミングドリブンレ イアウト(注4)などの各設計工程がガイドラインにより次工程を考慮した設計を行い、設計のや り直しを抑止します。これにより、システムLSI設計の総開発期間を当社比で半減することが可 能です。 (3) シリコンテクノロジ SuperH(TM)(注5)やH8Sマイコンなどの汎用品やメモリ、アナログ、IPを搭載する専用LSIを共通 のプロセスで実現し、当社従来製品と比較して集積度、消費電力、動作周波数のいずれにおいて も大幅に改善した、ゲート長が0.14μm、配線ピッチが0.52μmのプロセスを採用しています。 (4) CPUコア、IP、OS、ミドルウェア群 SuperHやH8SのCPUコア、アナログ、メモリなどのシステムの中心となるモジュール、さらにUSB、 IEEE1394、Ethernet、JPEG、MPEGなどの標準IPを提供します。これらのモジュールは、新たに 開発したSuperH、H8S共通標準バスによって相互に接続でき、多様な用途に向けた柔軟なシステム 構成が可能です。また、ユーザはシリコン上で検証済のIPを利用することができます。さらに、 業界標準のリアルタイムOS、豊富なミドルウェアを準備することで、ハード、ソフトを含めた トータルソリューションを提供します。 当社では、既に本プラットフォームをSuperHマイクロプロセッサの開発に適用しており、今後のす べての次世代システムLSIの開発を本プラットフォームで行って順次製品化を図ります。さらに、応用 分野ごとに最適なコア・IPの展開を行い、多様なユーザニーズに対応するとともに、ユーザへのオー プン化を推進します。 今後、本プラットフォームでのトータルソリューション提供により、平成15年度の半導体売上高の システムLSI事業比率60%を目指します。 (注1) RTLフロアプラン:RTL(Register Transfer Level)設計時に、大よそのブロックレイアウト を決めることで、ブロック間の配線遅延を見積もり、タイミングを予測することが可能となる。 さらにチップ面積や遅延消費電力を予測することも可能。 (注2) 等価検証:記述レベルにかかわらず、同一デザイン間の等価性を数学的に解析し直接比較し て検証するツール。論理合成前後、テスト回路付加前後、レイアウトでのクロックツリー生 成前後などの比較に用いる。 (注3) 静的タイミング検証:従来の論理シミュレーションが担っていた機能検証とタイミング検証 の中で、タイミング検証のみをテストベクタ無しに、高速かつ網羅的に行うこと。 (注4) タイミングドリブンレイアウト:上流工程で見積もったタイミング(遅延時間)制約を守る よう処理を進めるレイアウトで、設計のやり直しを抑制することが可能となる。 (注5)SuperH(TM):SuperHは、(株)日立製作所の商標です。 以 上
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WRITTEN BY Corporate Communications Division |