日立製作所中央研究所（所長：武田英次）は、このたび、多値フラッシュメモリの大容量・低コ
スト化と書き込み動作の高速化を両立する新しい書き込み回路技術を考案し、８値（３ビット/セル）
フラッシュメモリに本回路技術を用いた場合、従来の回路方式に比べ約２倍の高速化が可能になる
ことを確認しました。
今後、携帯機器の普及に伴い、益々需要の高まりが予測されるフラッシュメモリにおいて、多値
化による大容量・低コスト化と、書き込み速度の高速化の両立を実現する必須技術と言えます。
現在フラッシュメモリは、携帯電話をはじめとする携帯機器向けの小型メモリカードとして、需
要が拡大しています。今後携帯機器の高性能化に伴い、フラッシュメモリの大容量・低コスト化、
高速化への要求が益々高まるものと予測されます。これまでフラッシュメモリの大容量化は、メモ
リセルの微細化による高集積化で実現されてきましが、フラッシュメモリはデータの書き込みと消
去に高電圧を必要とするため、微細化だけでは高集積化に限界が見えてきました。そこで、新たな
大容量化技術として多値記憶技術が導入されています。これは１つのメモリセルに２ビット以上の
情報を記憶させて大容量化を実現する技術です。
しかし、多値フラッシュメモリでは、ビット数の増大にしたがって、書き込み速度が急激に低下
するという問題がありました。これは、従来、１種類のデータを書き込む毎に、書き込まれたデー
タの正誤を確認するしきい電圧の検証動作を１０回程度繰り返し、これをビット数だけ繰り返す回
路方式であったためです。これが、多値フラッシュメモリの大容量化と高速性を両立するための障
壁の一つとなっていました。
そこで、当社ではこの問題を解決するために、複数種類のデータを並列で書き込むことが可能な
回路技術（選択ベリファイ回路）を考案しました。この回路技術は、各ビット線にデータレジスタ
を設けて書き込みデータを一時記憶させ、このデータに応じてメモリセルへの書き込みパルス印加
と検証動作を選択的に実行する方式です。
今回、上記技術を用いたシミュレーションにより、３ビット/セルの多値フラッシュメモリにおい
て、３メガバイト/秒の書き込み速度を確認しました。これは従来の回路方式を採用した場合と比較
して、約２倍の高速化に相当します。また、マルチバンクインターリーブ方式＊2）と併用すること
により、５メガバイト/秒以上の書き込み速度を実現することも確認しました。
また、本技術で用いられる制御回路の規模は従来と同程度であり、本回路技術導入による、チッ
プ面積の増加や、セクタサイズの低下はありません。
本技術は、今後大容量化が求められる多値フラッシュメモリにおいて、低コスト化と書き込み速
度の高速化を両立する回路基本技術となるものと期待できます。
なお、今回の技術に関する研究成果は、6月14日から米国ハワイで開催されるSymposium on VLSI
Circuitsで発表致します。
＜技術の詳細＞
「選択ベリファイ回路」を用いたデータ書き込み動作は以下の通り行われます。
(１) データの書込み時には、ワード線とビット線に複数種類の書込みパルスが時分割で連続的に印
加されます。データレジストに記憶されたデータに応じでメモリセルへの書込み回路がスイッ
チされ、各セルには任意の書込みパルスが印加されます。これにより、全ての種類のデータが
見かけ上一斉に書込まれます。
(２) 書き込みデータの検証（読み出し）は、全種類のデータについて時分割で連続して行われます。
連続して入力される複数の読み出し信号に対して、データレジスタの内容に応じメモリセルと
読み出し回路の接続を制御します。この検証動作は従来通り各データについて１０回程度繰り
返し行う必要がありますが、本回路技術では全種類のデータの検証動作を並列で実行するため、
セル当りに記憶されるビット数に関わらず、１０回程度の検証動作で全種類のデータ書き込み
を完了することが可能です。
(３) データレジスタに一次記憶された書き込みデータは、セクタへの書き込み動作が終了するまで
保持されます。これにより、万一セクタへの書き込み動作がエラー終了した場合でも、システ
ムによるリカバリ処理が容易に実行されます。
＜注釈＞
＊ １）マルチバンクインターリーブ方式：バンクと呼ばれる、チップ内に独立に動作する領域を複
数個設け、これらのバンクに順次アクセスすることで見かけ上の待ち時間を低減し、高速処理を
実現します。
以 上
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